高阶封装意味着复杂的布线简析

  完整性问题增加，要重新探究和/或调整一些传统的BGA逃逸布线方法，不仅仅可以使BGA设计的I/O成功扇出，且能使BGA设计的电路成功运行。

  过去能够正常的使用传统的全贯穿通孔结构布线BGA，采用离开BGA焊盘的狗骨状走线。这些BGA的节距通常为1.27 mm，且焊盘之间有足够的间隙，可以在不违反任何设计规则的情况下放置3级产品要求的A级通孔。此外这些封装的特征尺寸可用1盎司铜制造，不会产生任何问题。

  随着芯片复杂度和I/O密度的增加，目前大多数BGA封装的节距都在1 mm以下，有些封装的节距甚至小到0.4 mm。由于这些更精细节距的BGA封装，无法在BGA下使用传统的全贯穿通孔结构。

  反过来，需要用多次层压和微通孔结构，以便成功地逃逸布线）和具有100个焊料球、0.4mm节距BGA（U101）的封装和特征尺寸。

  首先，我们的角度来看1mm节距的部件，然后评估如何将所有焊料球逃逸到BGA的外围。对于该评估，只考虑使用堆叠微通孔。交错排布微通孔也可以，但显然需要更大的电路板面积。此外，叠层将为所有内部信号层采用双带状线。

  布线BGA的第一个挑战是确定要多少HDI（顺序层压/微通孔）层。图 2 显示了每一层都是 HDI 层的28 层板结构。但是当前的HDI制造技术没办法生产这样的结构。

  图 2：每层都是 HDI 层的 28 层板结构，目前的制造工艺无法实现。

  BGA逃逸布线的基本方法是四象限法。通过该方法，我们将BGA划分为4个象限，然后在每个象限中使用标准模式。图3显示了基本象限图形。

  界定象限后，将以两行模式布线BGA。最靠外的行可直接布线。靠内的行将沿着象限方向布线，然后直线布线。这里最靠外的两行将在顶层布线。

  接下来的两行将布线在第一层内部信号层上，依此类推。图 4 和图 5 显示了第一层内部信号层的布线：第一层内部

  图 9：逃逸布线屏幕截图说明了如今BGA布线：两个相邻的信号层——双带状线结构

  在这个阶段，从信号完整性的角度来看，应该指出所采用的叠层是适当的（稍后将详细的介绍SI）。图6显示了排序的前12层。在该图中，能够正常的看到需要3个微通孔转换来从顶层过渡到第2层信号层，第一层内部信号层，顶层到平面1，平面1到平面2，平面2-第2层信号层。需要平面作为信号层对之间的屏蔽，并且需要平面作为对添加，形成平面电容，以处理

  关于使用该方法可能遇到的一些信号完整性问题，我们将研究两个相邻的信号层——双带状线）。首先，注意同一信号层上走线之间的平行性，以及双带状线的相邻信号层上走线的平行性。对于信号完整性，相邻层上的平行性是更大的问题，因为超过临界长度，有几率会使串扰。

  L）的一半，且TEL是信号在主动驱动期间在传输线（走线）上传播的距离。这就是

  的上升/下降时间。为了计算TEL，我们一定要用下面的公式确定传输线上的传播速度。

  由此能够准确的看出，如果上升时间/下降时间为1ns，TEL约为6英寸，因此半TEL的临界长度约为3英寸。由此能够看出，在需要添加串联端接电阻之前，可以很容易地逃逸

  在以个位数纳米通道长度的制程节点制造的下一代设备中，看到上升/下降时间为0.1ns （100 ps）或更快。这为咱们提供了约0.6英寸的TEL和0.3英寸或更短的临界长度。由此能够看到，在添加串联端接电阻以获得成功的信号完整性性能之前，不能期望将FPGA走线布线到FPGA主体的外围。

  结构中使用成型的。该方法使用PCB结构的特殊层，即在同一层上具有两种不同导电材料。一种是传统的铜，另一种是镍磷（Ni-P）等

  的栅极在MOSFET的漏极和源极之间形成的通道长度。图12显示了传统MOSFET结构的示例。随着通道长度变短，电子从漏极移动到源极所需的时间变短（更快）；这反过来又导致了现代设备中慢慢的变快的上升时间/下降时间。这也是怎么回事我们说上升时间/下降时间而不是

  频率是信号完整性规则必须应用于设计的决定因素。关于如何从现代FPGAs中逃逸布线的问题，为信号完整性所需的串联端接集成了埋入电阻之后，任旧存在相邻层上平行走线的串扰。使用的主要方法是z轴的走线分离。

  如果无法在相邻层的走线之间获得足够的间隔/偏移量，则需要添加额外的平面层，以在走线层之间提供屏蔽/隔离。这种方法有其自身的问题，因需要向电路板添加许多层，这会由于增加的层数而增加质量和整个制造复杂度，以及信号完整性需要始终添加平面作为Vcc/RTN的对，以为实现信号完整性增加平面电容，为实现可制造性提供适当Z轴铜平衡。正如我们所看到的，随着封装尺寸的减小和器件速度的提高，逃逸布线FPGA/BGA将持续给现代

  具有互连设计师/高级互连设计师资格，是IPC设计讲师，任IPC 1-13委员会主席。

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